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第1章 集成电路设计与HDL1

1.1 集成电路设计基础1

1.1.1 集成电路的概念1

1.1.2 IC设计的本质5

1.1.3 IC设计流程9

1.2 Verilog HDL快速入门16

1.2.1 Verilog HDL简介16

1.2.2 Verilog的表达能力17

1.2.3 第一个Verilog程序：通用加法器18

1.2.4 第二个Verilog程序：多路选择器与运算操作20

1.2.5 第三个Verilog程序：D触发器和多路延迟27

1.2.6 第四个Verilog程序：function与时序电路组合34

1.2.7 第五个Verilog程序：有限状态机47

1.2.8 第六个Verilog程序：写testbench64

1.2.9 第七个Verilog程序：SPI总线85

1.2.10 第八个Verilog程序：异步UART92

1.2.11 一些有用的Verilog程序99

1.2.12 Verilog不同版本的差异108

1.2.13 Verilog语法小结108

1.3 复杂逻辑模块的设计110

1.3.1 结构化的设计110

1.3.2 数据流的设计114

1.3.3 控制流的设计132

1.3.4 重要接口部件的设计135

1.4 数的表示与基本运算144

1.4.1 数的表示方法145

1.4.2 定点数的计算规则149

1.4.3 定点计算举例149

1.4.4 定点数的移位规则152

1.5 Verilog HDL编程规范155

1.5.1 文档规范156

1.5.2 编程规范156

1.5.3 文件头定义格式156

1.5.4 格式规则157

1.5.5 命名规则157

1.5.6 整体编码规则158

1.5.7 全局信号编码规则166

1.5.8 模块编码规则166

1.5.9 可综合性设计167

1.5.10 可重用设计168

1.5.11 编程规范小结168

1.6 HDL电路设计技巧168

1.6.1 芯片设计的核心目标168

1.6.2 如何提高电路运行速度170

1.6.3 如何降低电路规模（使用面积）173

1.6.4 如何优化时序187

总结194

第2章 FPGA设计与进阶195

2.1 FPGA简介196

2.1.1 FPGA功能强大的秘密200

2.1.2 FPGA具备可编程能力的原因201

2.1.3 其他的FPGA内部单元205

2.1.4 FPGA的应用方向205

2.1.5 FPGA的设计流程207

2.1.6 FPGA的层次提升217

2.2 FPGA与ASIC的差异220

2.3 FPGA的基本构成221

2.3.1 FPGA的RAM资源222

2.3.2 DSP资源232

2.3.3 PLL资源239

2.3.4 I/O引脚资源244

2.4 FPGA的调试251

2.4.1 在线存储器内容编辑工具251

2.4.2 内嵌逻辑分析仪253

2.4.3 虚拟JTAG260

2.4.4 LogicLock267

2.4.5 调试设计的指导原则268

2.5 FPGA的设计方法269

2.5.1 FPGA的设计规范270

2.5.2 FPGA的整体结构设计270

2.6 FPGA电路的优化285

2.6.1 整体优化原则287

2.6.2 FPGA优化举例288

2.7 FPGA可综合的概念290

2.7.1 可综合与不可综合的归纳291

2.7.2 always可综合的概念292

2.7.3 有限状态机可综合的概念293

2.7.4 可综合模块举例294

2.8 FPGA设计的注意事项301

2.8.1 外部接口302

2.8.2 时钟电路302

2.8.3 复位电路305

2.8.4 FPGA的设计规则307

附录 开发流程与应用环境快速搭建310

总结338

第3章 通信系统基础部件设计339

3.1 通信模型的构架340

3.1.1 通信电路的组成结构340

3.1.2 常见的算法单元模块341

3.2 通信系统的基本算法342

3.3 通信系统芯片设计的基本套路344

3.3.1 芯片设计的整体流程345

3.3.2 需求类别分析345

3.3.3 高速通信芯片的实现方案346

3.3.4 中速通信芯片的实现方案347

3.3.5 低速通信芯片的实现方案349

3.3.6 传统终端基带芯片的实现方案350

3.4 数字滤波器设计352

3.4.1 FIR滤波器的基本概念352

3.4.2 FIR滤波器的基本硬件实现354

3.4.3 FIR滤波器硬件实现结构概述357

3.4.4 基于分布式算法的FIR滤波器366

3.4.5 IIR滤波器设计373

3.4.6 滤波器设计中的量化问题376

3.4.7 数字滤波器的扩展应用——相关385

3.5 FFT原理与硬件设计389

3.5.1 概述389

3.5.2 FFT算法概述392

3.5.3 FFT实现面临的问题396

3.5.4 FFT硬件实现方案398

3.5.5 适用于WLAN发射机的64点FFT设计404

3.5.6 适用于WLAN接收机的64点FFT设计411

3.5.7 FFT与FIR的关系414

3.5.8 离散余弦变换415

3.6 CORDIC算法418

3.6.1 CORDIC简介418

3.6.2 一个求角度反正切的例子419

3.6.3 CORDIC算法原理422

3.6.4 CORDIC通用算法原理424

3.6.5 CORDIC算法的硬件实现结构426

3.7 NCO与DDS432

3.7.1 NCO与DDS简介432

3.7.2 NCO设计原理432

3.7.3 NCO硬件设计434

3.7.4 DDS硬件设计435

3.7.5 DDS实现通信调制437

3.8 数字信号处理的集成案例1：数字中频439

3.8.1 概述439

3.8.2 数字下变频440

3.8.3 数字上变频457

3.8.4 数字上下变频的系统级设计461

3.8.5 数字中频的各种设计案例468

3.9 数字信号处理的集成案例2：FM收音机482

3.9.1 FM收音机原理483

3.9.2 FM收音机的解调思路485

3.9.3 FM的中频处理486

3.9.4 FM单声道收音机的ESL设计491

3.9.5 FM立体声收音机的硬件实现493

3.9.6 FM收音机相关的一些话题499

附录 数字信号处理算法实现的部分技巧505

总结519

第4章 通信系统的信道编解码520

4.1 通信编解码的基本框架521

4.1.1 编码的基础知识521

4.1.2 编码的几个基本概念522

4.1.3 信道编码间的关系523

4.1.4 级联码523

4.1.5 逼近容量极限的编码524

4.1.6 信道编解码芯片实现的基本套路525

4.2 8B/10B编码与译码525

4.2.1 8B/10B编码过程526

4.2.2 8B/10B解码过程530

4.2.3 8B/10B编码与解码的Verilog实现531

4.3 有限域的运算基础534

4.3.1 有限域的基本概念535

4.3.2 有限域多项式的运算规则536

4.3.3 GF（2）域的多项式运算538

4.3.4 适合硬件实现的有限域运算方法539

4.4 CRC冗余校验码简介547

4.4.1 CRC算法的基本原理548

4.4.2 几个基本概念549

4.4.3 CRC算法实现550

4.5 RS码555

4.5.1 RS的编码算法556

4.5.2 RS的译码算法560

4.6 BCH码579

4.6.1 BCH编码580

4.6.2 BCH译码方法简介582

4.7 卷积码简介585

4.7.1 卷积码的相关概念585

4.7.2 卷积码编码通用表述585

4.7.3 卷积码的变形以及特殊处理589

4.7.4 卷积码的译码原理590

4.7.5 Viterbi译码的硬件实现604

4.7.6 Viterbi的引申话题606

4.8 信道编解码集成案例609

4.8.1 编码方案609

4.8.2 整体编码流程610

4.8.3 硬件方案的整体概述612

4.8.4 信道编码618

4.8.5 信道解码626

4.8.6 芯片实现中的几个关键问题634

总结644