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第1章 Xilinx新一代UltraScale结构1

1.1 UltraScale结构特点1

1.2 可配置逻辑块2

1.2.1 可配置逻辑块的特点2

1.2.2 多路复用器3

1.2.3 进位逻辑5

1.2.5 分布式RAM（只有SLICEM）7

1.2.6 只读存储器（ROM）8

1.2.7 移位寄存器（只有SLICEM）9

1.3 时钟资源和时钟管理模块10

1.3.1 时钟资源10

1.3.2 时钟管理模块12

1.4 块存储器资源13

1.5 专用的DSP模块15

1.6 输入/输出块16

1.7 高速串行收发器17

1.8 PCI-E模块18

1.9 Interlaken集成块19

1.10 Ethernet模块19

1.11 系统监控器模块19

1.12 配置模块20

1.13 互联资源20

第2章 Vivado集成设计环境导论22

2.1 Vivado系统级设计流程22

2.2 Vivado功能和特性24

2.3 Vivado中电路结构的网表描述25

2.4 Vivado中工程数据的目录结构26

2.5 Vivado中Journal文件和Log文件功能26

2.5.1 Journal文件（Vivado.jou）26

2.5.2 Log文件（Vivado.log）27

2.6 Vivado两种设计流程模式28

2.6.1 工程模式和非工程模式不同点比较28

2.6.2 工程模式和非工程模式命令的不同29

2.7 Vivado中XDC文件30

2.7.1 XDC的特性30

2.7.2 XDC与UCF比较31

2.7.3 约束文件的使用方法32

2.7.4 约束顺序32

2.7.5 XDC约束命令33

2.8 Vivado集成设计环境的启动方法34

2.9 Vivado集成设计环境主界面35

2.10 Vivado设计主界面及功能38

2.10.1 流程处理主界面及功能38

2.10.2 工程管理器主界面及功能40

2.10.3 工作区窗口42

2.10.4 设计运行窗口42

第3章 Vivado工程模式基本设计实现44

3.1 创建新的设计工程44

3.2 创建并添加一个新的设计文件48

3.3 RTL详细描述和分析52

3.4 设计综合和分析55

3.4.1 综合过程的关键问题55

3.4.2 设计综合选项55

3.4.3 Vivado支持的属性58

3.4.4 执行设计综合66

3.4.5 综合报告的查看69

3.5 设计行为级仿真70

3.6 创建实现约束75

3.6.1 实现约束的原理75

3.6.2 I/O规划器功能75

3.6.3 实现约束过程76

3.7 设计实现和分析81

3.7.1 设计实现原理82

3.7.2 设计实现选项82

3.7.3 设计实现及分析87

3.7.4 静态时序分析93

3.8 设计时序仿真97

3.9 生成编程文件98

3.9.1 执行生成可编程文件98

3.9.2 生成编程文件选项98

3.10 下载比特流文件到FPGA100

第4章 Vivado非工程模式基本设计实现104

4.1 非工程模式基本命令和功能104

4.1.1 非工程模式基本命令列表104

4.1.2 典型Tcl脚本的使用105

4.2 Vivado集成开发环境分析设计106

4.2.1 启动Vivado集成开发环境106

4.2.2 打开设计检查点的方法107

4.3 修改设计路径107

4.4 设置设计输出路径108

4.5 读取设计文件108

4.6 运行设计综合109

4.7 运行设计布局110

4.8 运行设计布线112

4.9 生成比特流文件114

4.10 下载比特流文件115

第5章 创建和封装用户IP核流程117

5.1 Vivado定制IP流程117

5.2 创建新的用于创建IP的工程118

5.3 设置定制IP的库名和目录119

5.4 封装定制IP的实现120

5.5 创建新的用于调用IP的工程124

5.6 设置包含调用IP的路径124

5.7 创建基于IP的系统125

5.8 系统行为级仿真129

5.9 系统设计综合132

5.10 系统实现和验证133

第6章 Vivado高级约束原理及实现135

6.1 时序检查概念135

6.1.1 基本术语135

6.1.2 时序路径135

6.1.3 建立和保持松弛137

6.1.4 建立和保持检查138

6.1.5 恢复和去除检查141

6.2 时序约束概念142

6.2.1 时钟定义142

6.2.2 时钟组148

6.2.3 I/O延迟约束151

6.2.4 时序例外154

6.3 生成时序报告168

6.4 添加时序约束175

6.4.1 时序约束策略1175

6.4.2 时序约束策略2177

6.5 物理约束原理182

6.5.1 网表约束182

6.5.2 布局约束183

6.5.3 布线约束185

6.6 布局约束实现186

6.6.1 修改综合属性187

6.6.2 布局约束方法188

6.7 布线约束实现191

6.7.1 手工布线191

6.7.2 进入分配布线模式192

6.7.3 分配布线节点194

6.7.4 取消分配布线节点194

6.7.5 完成并退出分配布线模式194

6.7.6 锁定LUT负载上的单元输入195

6.7.7 分支布线195

6.7.8 直接约束布线197

6.8 修改逻辑实现198

6.9 配置约束原理199

6.10 增量编译199

6.10.1 增量编译流程199

6.10.2 运行增量布局和布线200

6.10.3 使用增量编译202

6.10.4 增量编译高级分析204

第7章 Vivado调试工具原理及实现205

7.1 设计调试原理和方法205

7.2 创建新的FIFO调试工程206

7.3 添加FIFO IP到设计中207

7.4 添加顶层设计文件210

7.5 使用HDL例化添加FIFO到设计中211

7.6 添加约束文件216

7.7 网表插入调试探测流程的方法及实现218

7.7.1 网表插入调试探测流程的方法218

7.7.2 网表插入调试探测流程的实现220

7.8 使用添加HDL属性调试探测流程225

7.9 使用HDL例化调试核调试探测流程227

第8章 Vivado嵌入式系统设计实现232

8.1 简单硬件系统设计232

8.1.1 创建新的工程232

8.1.2 使用IP集成器创建处理器系统234

8.1.3 生成顶层HDL和导出设计到SDK240

8.1.4 创建存储器测试程序243

8.1.5 验证设计245

8.2 在PL内添加外设247

8.2.1 打开工程248

8.2.2 添加两个GPIO实例248

8.2.3 连接外部GPIO外设256

8.2.4 设计综合257

8.2.5 生成比特流和导出硬件到SDK258

8.2.6 生成测试程序258

8.2.7 验证设计262

8.3 创建和添加定制IP263

8.3.1 创建定制IP模板263

8.3.2 修改定制IP设计模板266

8.3.3 使用IP封装器封装外设271

8.3.4 打开工程和修改设置274

8.3.5 添加定制IP到设计275

8.3.6 添加BRAM277

8.3.7 添加约束xdc279

8.4 编写软件程序280

8.4.1 打开工程280

8.4.2 创建应用工程281

8.4.3 为LED＿IP分配驱动284

8.4.4 分析汇编目标文件286

8.4.5 验证设计288

8.5 软件控制定时器和调试288

8.5.1 打开工程288

8.5.2 创建 SDK软件工程289

8.5.3 在硬件上验证操作294

8.5.4 启动调试器295

8.6 使用硬件分析仪调试297

8.6.1 ILA核原理298

8.6.2 VIO核原理301

8.6.3 打开工程302

8.6.4 添加定制IP303

8.6.5 添加ILA和VIO核303

8.6.6 标记和分配调试网络306

8.6.7 生成测试程序307

8.6.8 验证和调试310

第9章 Vivado模型设计原理及实现317

9.1 FPGA信号处理方法317

9.2 FPGA模型设计模块318

9.2.1 Xilinx Blockset318

9.2.2 Xilinx Reference Blockset319

9.3 System Generator运行环境的配置319

9.4 信号模型的构建和实现320

9.4.1 信号模型的构建320

9.4.2 模型参数的设置324

9.4.3 信号处理模型的仿真326

9.4.4 生成模型子系统326

9.4.5 模型HDL代码的生成327

9.4.6 打开生成设计文件并仿真329

9.4.7 协同仿真的配置及实现330

9.4.8 生成IP核333

9.5 编译MATLAB到FPGA334

9.5.1 模型的设计原理334

9.5.2 系统模型的建立336

9.5.3 系统模型的仿真338

9.6 FIR滤波器的设计与实现339

9.6.1 FIR滤波器设计原理339

9.6.2 生成FIR滤波器系数339

9.6.3 构建FIR滤波器模型341

9.6.4 仿真FIR滤波器模型344

9.6.5 修改FIR滤波器模型345

9.6.6 仿真修改后FIR滤波器模型345

第10章 Vivado HLS原理及实现347

10.1 高级综合工具概述347

10.1.1 高级综合工具的功能和特点347

10.1.2 不同的命令对HLS综合结果的影响348

10.1.3 从C中提取硬件结构349

10.2 高级综合工具调度和绑定352

10.2.1 高级综合工具调度352

10.2.2 高级综合工具绑定353

10.3 Vivado HLS工具的优势353

10.4 C代码的关键属性354

10.4.1 函数355

10.4.2 类型356

10.4.3 循环362

10.4.4 数组364

10.4.5 端口364

10.4.6 操作符365

10.5 时钟测量术语说明366

10.6 HLS关键优化策略367

10.6.1 延迟和吞吐量367

10.6.2 循环的处理375

10.6.3 数组的处理378

10.6.4 函数内联383

10.6.5 命令和编译指示384

10.7 Vivado HLS数字系统实现386

10.7.1 基于HLS实现组合逻辑386

10.7.2 基于HLS实现时序逻辑400

10.7.3 基于HLS实现矩阵相乘406

第11章 Vivado部分可重配置原理及实现426

11.1 可重配置导论426

11.1.1 可重配置的概念426

11.1.2 可重配置的应用427

11.1.3 可重配置的特点430

11.1.4 可重配置术语解释432

11.1.5 可重配置的要求433

11.1.6 可重配置的标准433

11.1.7 可重配置的流程435

11.2 可重配置的实现435

11.2.1 查看脚本436

11.2.2 综合设计437

11.2.3 实现第一个配置437

11.2.4 实现第二个配置444

11.2.5 验证配置445

11.2.6 生成比特流446

11.2.7 部分重配置FPGA448