INTEL FPGA/CPLD设计 高级篇PDF|Epub|txt|kindle电子书版本网盘下载

INTEL FPGA/CPLD设计 高级篇PDF格式电子书版下载

注意：本站所有压缩包均有解压码： 点击下载压缩包解压工具

第1章 可编程逻辑设计指导原则1

1.1 可编程逻辑基本设计原则1

1.1.1 面积和速度的平衡与互换原则1

1.1.2 硬件原则11

1.1.3 系统原则13

1.1.4 同步设计原则16

1.2 可编程逻辑常用设计思想与技巧19

1.2.1 乒乓操作19

1.2.2 串并转换21

1.2.3 流水线操作21

1.2.4 异步时钟域数据同步22

1.3 Altera推荐的Coding Style26

1.3.1 Coding Style的含义27

1.3.2 结构层次化编码（Hierarchical Coding）27

1.3.3 模块划分的技巧（Design Partitioning）28

1.3.4 组合逻辑的注意事项29

1.3.5 时钟设计的注意事项32

1.3.6 全局异步复位资源38

1.3.7 判断比较语句case和if...else的优先级39

1.3.8 使用Pipelining技术优化时序39

1.3.9 模块复用与Resource Sharing39

1.3.10 逻辑复制41

1.3.11 香农扩展运算43

1.3.12 信号敏感表45

1.3.13 状态机设计的一般原则46

1.3.14 Altera Megafunction资源的使用48

1.3.15 三态信号的设计48

1.3.16 加法树的设计49

1.4 小结51

1.5 问题与思考52

第2章 Altera器件高级特性与应用53

2.1 时钟管理53

2.1.1 时序问题53

2.1.2 锁相环应用60

2.2 Arria 10硬浮点数字信号处理模块69

2.2.1 硬浮点DSP块介绍69

2.2.2 Altera FPGA中浮点DSP实现的演进69

2.2.3 硬浮点DSP的优势70

2.2.4 Xilinx Ultrascale DSP48E274

2.3 片外高速存储器74

2.3.1 外部存储接口方案的关键特性74

2.3.2 支持的存储标准75

2.3.3 存储接口宽度75

2.3.4 I/O管脚76

2.3.5 外部存储接口IP支持类型76

2.3.6 Arria10 外部存储接口架构78

2.4 Hybrid Memory Cube83

2.4.1 存储带宽面临的挑战83

2.4.2 HMC的优势84

2.4.3 Altera HMC交互操作平台85

2.4.4 Altera HMC路标87

2.4.5 网络系统应用案例88

2.5 Altera JESD204B Megacore90

2.5.1 基本介绍90

2.5.2 功能描述94

2.5.3 Debug指导97

2.6 高速串行收发器100

2.6.1 Arria10 Transceiver概述100

2.6.2 Transceiver设计流程104

2.6.3 PLL和时钟网络107

2.6.4 复位Transceiver通道112

2.6.5 重配接口和动态重配115

2.6.6 校准118

2.7 小结119

2.8 问题与思考119

第3章 SoC FPGA嵌入式设计基础120

3.1 SoC FPGA简介120

3.1.1 SoC FPGA系列器件组合120

3.1.2 SoC FPGA的工具和软件124

3.1.3 SoC FPGA的生态系统124

3.2 基于ARM Coretex A9 MPCore的硬件处理系统126

3.2.1 硬核处理器系统框图与系统集成127

3.2.2 Endian支持129

3.2.3 HPS-FPGA桥接129

3.2.4 HPS地址映射130

3.3 Qsys系统集成工具131

3.3.1 Qsys简介131

3.3.2 在Qsys中例化硬核处理器系统组件132

3.4 SoC嵌入式设计套装（Embedded Design Suite）140

3.4.1 SoC EDS介绍140

3.4.2 Embedded Command Shell143

3.4.3 ARM DS-5AE143

3.4.4 启动工具使用指南144

3.4.5 硬件库（Hardware Library）145

3.4.6 HPS Flash编程器146

3.4.7 裸金属编译器147

3.4.8 Linux软件开发工具147

3.5 小结148

3.6 问题与思考148

第4章 时序约束与时序分析149

4.1 时序约束与时序分析基础149

4.1.1 周期与最高频率150

4.1.2 利用Quartus Ⅱ工具分析设计152

4.1.3 时钟建立时间155

4.1.4 时钟保持时间156

4.1.5 时钟输出延时156

4.1.6 引脚到引脚的延迟157

4.1.7 Slack157

4.1.8 时钟偏斜158

4.1.9 Quartus Ⅱ时序分析工具和优化向导158

4.2 设置时序约束的常用方法159

4.2.1 指定全局时序约束160

4.2.2 指定个别时钟约束164

4.3 高级时序分析172

4.3.1 时钟偏斜172

4.3.2 多时钟域174

4.3.3 多周期约束174

4.3.4 伪路径181

4.3.5 修正保持时间违例183

4.3.6 异步时钟域时序分析184

4.4 最小化时序分析185

4.5 使用Tcl工具进行高级时序分析186

4.6 TimeQuest简介187

4.7 小结190

4.8 问题与思考190

第5章 设计优化191

5.1 解读设计191

5.1.1 内部时钟域192

5.1.2 多周期路径和伪路径193

5.1.3 I/O接口的时序要求194

5.1.4 平衡资源的使用194

5.2 设计优化的基本流程和首次编译195

5.2.1 设计优化基本流程195

5.2.2 首次编译的约束和设置196

5.2.3 查看编译报告198

5.3 资源利用优化200

5.3.1 设计代码优化201

5.3.2 资源重新分配201

5.3.3 解决互连资源紧张的问题203

5.3.4 逻辑综合面积优化203

5.3.5 网表面积优化207

5.3.6 寄存器打包209

5.3.7 Quartus Ⅱ中的资源优化顾问211

5.4 I/O时序优化211

5.4.1 执行时序驱动的编译211

5.4.2 使用IOE中的触发器212

5.4.3 可编程输入/输出延时215

5.4.4 使用锁相环对时钟移相217

5.4.5 其他I/O时序优化方法218

5.5 最高时钟频率优化219

5.5.1 设计代码优化219

5.5.2 逻辑综合速度优化225

5.5.3 布局布线器设置227

5.5.4 网表优化和物理综合228

5.5.5 使用LogicLock对局部进行优化233

5.5.6 位置约束、手动布局和反标注234

5.5.7 Quartus Ⅱ中的时序优化顾问235

5.6 使用DSE工具优化设计236

5.6.1 为什么需要DSE236

5.6.2 什么是DSE，如何使用236

5.7 如何减少编译时间238

5.8 设计优化实例239

5.9 小结242

5.10 问题与思考243

第6章 Altera OpenCL开发套件和其他高级工具244

6.1 命令行与Tcl脚本244

6.1.1 命令行脚本245

6.1.2 Tcl脚本249

6.1.3 使用命令行和Tcl脚本253

6.2 DSP Builder工具254

6.2.1 DSP Builder设计流程254

6.2.2 与SOPC Builder一起构建系统258

6.3 Altera OpenCL软件开发套件259

6.3.1 OpenCL基本介绍259

6.3.2 OpenCL架构260

6.3.3 AOCL的安装和应用264

6.3.4 AOCL FPGA编程267

6.4 小结272

6.5 问题与思考272

第7章 FPGA系统级设计技术273

7.1 信号完整性及常用I/O电平标准273

7.1.1 信号完整性273

7.1.2 单端标准278

7.1.3 差分标准282

7.1.4 伪差分标准285

7.1.5 片上终端电阻285

7.2 电源完整性设计286

7.2.1 电源完整性286

7.2.2 同步翻转噪声287

7.2.3 非理想回路290

7.2.4 低阻抗电源分配系统293

7.3 功耗分析和热设计297

7.3.1 功耗的挑战297

7.3.2 FPGA的功耗297

7.3.3 热设计299

7.4 SERDES与高速系统设计301

7.4.1 SERDES的基本概念302

7.4.2 Altera Stratix IV GX中SERDES的基本结构305

7.4.3 典型高速系统应用框图举例311

7.4.4 高速PCB设计注意事项315

7.5 小结317

7.6 问题与思考318