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第1章EDA技术概述1

1.1 EDA技术及其发展1

1.2 Top-down设计与IP核复用4

1.2.1 Top-down设计4

1.2.2 Bottom-up设计5

1.2.3 IP复用技术与SoC5

1.3数字设计的流程7

1.3.1设计输入8

1.3.2综合9

1.3.3布局布线9

1.3.4仿真10

1.3.5编程配置10

1.4常用的EDA软件工具10

1.5 EDA技术的发展趋势14

习题115

第2章FPGA/CPLD器件16

2.1 PLD器件概述16

2.1.1 PLD器件的发展历程16

2.1.2 PLD器件的分类17

2.2 PLD的基本原理与结构19

2.2.1 PLD器件的基本结构19

2.2.2 PLD电路的表示方法20

2.3低密度PLD的原理与结构21

2.4 CPLD的原理与结构25

2.4.1宏单元结构25

2.4.2典型CPLD的结构26

2.5 FPGA的原理与结构29

2.5.1查找表结构29

2.5.2典型FPGA的结构32

2.5.3 Altera的Cyclone Ⅳ器件结构35

2.6 FPGA/CPLD的编程元件38

2.7边界扫描测试技术42

2.8 FPGA/CPLD的编程与配置43

2.8.1在系统可编程43

2.8.2 FPGA器件的配置45

2.8.3 Cyclone Ⅳ器件的编程46

2.9 FPGA/CPLD器件概述48

2.10 FPGA/CPLD的发展趋势52

习题252

第3章Quartus Prime使用指南54

3.1 Quartus Prime原理图设计55

3.1.1半加器原理图设计输入55

3.1.2 1位全加器设计输入60

3.1.3 1位全加器的编译61

3.1.4 1位全加器的仿真63

3.1.5 1位全加器的下载68

3.2基于IP核的设计71

3.2.1用LPM COUNTER设计模24方向可控计数器72

3.2.2用LPM ROM模块实现4×4无符号数乘法器79

3.3 SignalTap Ⅱ的使用方法86

3.4 Quartus Prime的优化设置与时序分析91

习题395

实验与设计97

3-1 8位带符号乘法器97

3-2用常量模块实现补码转换为幅度码的电路101

第4章VHDL设计初步103

4.1 VHDL简介103

4.2 VHDL组合电路设计104

4.2.1用VHDL设计基本组合电路104

4.2.2用VHDL设计加法器106

4.3 VHDL时序电路设计108

4.3.1用VHDL设计D触发器108

4.3.2用VHDL设计计数器111

习题4114

实验与设计115

4-1 Synplify Pro综合器的使用方法115

第5章VHDL结构与要素120

5.1实体120

5.1.1类属参数说明120

5.1.2端口说明122

5.2结构体122

5.3 VHDL库和程序包123

5.3.1库124

5.3.2程序包126

5.4.配置128

5.5子程序131

5.5.1过程132

5.5.2函数134

5.6 VHDL文字规则136

5.6.1标识符136

5.6.2数字137

5.6.3字符串137

5.7数据对象138

5.7.1常量138

5.7.2变量139

5.7.3信号139

5.7.4文件140

5.8 VHDL数据类型141

5.8.1预定义数据类型142

5.8.2用户自定义数据类型145

5.8.3数据类型的转换148

5.9 VHDL运算符150

5.9.1逻辑运算符150

5.9.2关系运算符151

5.9.3算术运算符152

5.9.4并置运算符153

5.9.5运算符重载153

习题5154

实验与设计155

5-1用altpll锁相环IP核实现倍频和分频155

第6章VHDL基本语句161

6.1顺序语句161

6.1.1赋值语句161

6.1.2 IF语句161

6.1.3 CASE语句167

6.1.4 LOOP语句170

6.1.5 NEXT与EXIT语句172

6.1.6 WAIT语句173

6.1.7子程序调用语句175

6.1.8断言语句175

6.1.9 REPORT语句176

6.1.10 NULL语句177

6.2并行语句178

6.2.1并行信号赋值语句178

6.2.2进程语句183

6.2.3块语句186

6.2.4元件例化语句187

6.2.5生成语句189

6.2.6并行过程调用语句192

6.3属性说明与定义语句193

6.3.1数据类型属性193

6.3.2数组属性194

6.3.3信号属性195

习题6196

实验与设计196

6-1 4×4矩阵键盘检测电路196

6-2 FIFO缓存器设计199

第7章VHDL设计进阶204

7.1行为描述204

7.2数据流描述205

7.3结构描述206

7.3.1用结构描述设计1位全加器206

7.3.2用结构描述设计4位加法器208

7.3.3用结构描述设计8位加法器209

7.4三态逻辑设计211

7.5分频器设计213

7.5.1占空比为50%的奇数分频213

7.5.2半整数分频215

7.5.3数控分频器217

7.6音乐演奏电路218

7.6.1音乐演奏实现的方法218

7.6.2实现与下载220

习题7223

实验与设计224

7-1数字表决器224

7-2数字跑表227

第8章VHDL有限状态机设计233

8.1有限状态机233

8.1.1有限状态机的描述233

8.1.2枚举数据类型236

8.2.有限状态机的描述方式237

8.2.1三进程表述方式238

8.2.2双进程表述方式239

8.2.3单进程表述方式241

8.3状态编码244

8.3.1常用的编码方式244

8.3.2用ATTRIBUTE指定编码方式245

8.3.3用常量进行编码247

8.4有限状态机设计要点249

8.4.1起始状态的选择和复位249

8.4.2多余状态的处理251

习题8252

实验与设计253

8-1流水灯控制器253

8-2状态机A/D采样控制电路255

第9章VHDL数字设计与优化258

9.1流水线设计技术258

9.2资源共享261

9.3 VGA图像的显示与控制265

9.3.1 VGA图像显示原理与时序265

9.3.2 VGA图像显示与控制的实现269

9.4数字过零检测和等精度频率测量276

9.4.1数字过零检测276

9.4.2等精度频率测量278

9.4.3数字测量系统280

习题9282

实验与设计284

9-1字符液晶显示控制器设计284

第10章VHDL的TestBench仿真291

10.1 VHDL仿真概述291

10.2 VHDL测试平台292

10.2.1用VHDL描述仿真激励信号292

10.2.2用TEXTIO进行仿真296

10.3 ModelSim SE仿真实例299

10.3.1图形界面仿真方式302

10.3.2命令行仿真方式305

10.3.3 ModelSim SE时序仿真307

习题10309

实验与设计309

10-1用ModelSim SE仿真奇偶检测电路309

第11章VHDL设计实例312

11.1 m序列产生器312

11.1.1 m序列的原理与性质312

11.1.2用原理图设计产生m序列314

11.1.3用VHDL设计m序列315

11.2 Gold码317

11.2.1 Gold码的原理与性质317

11.2.2用原理图设计产生Gold码318

11.2.3用VHDL设计实现Gold码319

11.3卷积码320

11.3.1卷积码原理320

11.3.2卷积码实现320

11.4 QPSK数字调制产生323

11.4.1调制原理323

11.4.2 QPSK调制信号产生的设计实现324

11.5小型神经网络333

11.6数字AGC337

11.6.1数字AGC技术的原理和设计思想337

11.6.2数字 AGC的VHDL实现338

11.6.3数字AGC的仿真345

习题11347

实验与设计347

11-1异步串行接口（UART）347

附录A VHDL关键字356

附录B DE2-115介绍357