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1.1 PCI总线的历史1

1.2 PCI总线的特点1

第1章 PCI简介1

1.3 PCI设备与功能3

1.5 如何获得PCI总线技术规范4

1.4 遵循的技术规范4

2.1 突发传送5

第2章 PCI总线操作简介5

2.4 PCI总线时钟6

2.3 单功能与多功能PCI设备6

2.2 起动方、目标和代理6

2.6 声明一个交易7

2.5 地址段7

2.10 对非法操作的反应8

2.9 交易完成与总线返回空闲状态8

2.7 数据段8

2.8 交易过程8

2.11 “绿色”机器9

3.1 每条电路都是一条传送线10

第3章 反射波转换简介10

3.3 PCI方法：反射波转换11

3.2 老方法：入射波转换11

3.4 时钟信号（CLK）13

3.6 减慢时钟可以增加总线长度14

3.5 复位（RST*）与64位请求（REQ64*）信号时序14

4.1 简介15

第4章 信号组15

4.2.1 PCI时钟信号（CLK）16

4.2 系统信号16

4.2.2 CLKRUN*信号17

4.3 地址／数据总线、命令总线和字节使能18

4.2.3 复位信号（RST*）18

4.5 交易控制信号20

4.4 防止过大的电流泄漏20

4.8 错误报告信号21

4.7 中断请求信号21

4.6 仲裁信号21

4.8.2 系统错22

4.8.1 数据奇偶校验错22

4.9 Cache支持（侦测结果）信号23

4.12 JTAG／边界扫描信号24

4.11 资源锁定24

4.10 64位扩展信号24

4.16 信号类型25

4.15 边带信号25

4.13 中断请求引脚25

4.14 PME*和3.3Vaux25

4.19.1 背景27

4.19 负向译码（通过ISA桥）27

4.17 设备不能同时驱动和接收一个信号27

4.18 中央资源功能27

4.20 阅读时序图29

4.19.2 调节负向译码器29

5.1 仲裁器31

第5章 PCI总线仲裁31

5.2 仲裁算法32

5.3 公平仲裁举例33

5.6 总线停放35

5.5 隐式总线仲裁35

5.4 主设备希望执行多次交易35

5.8 双主设备间的仲裁举例36

5.7 请求／确认时序36

5.11 损坏的主设备39

5.10 从插入式连接器的请求信号（REQ*）上拉39

5.9 在复位（RST*）时请求信号（REQ*）和确认信号（HNT*）的状态39

6.2 总线访问延迟40

6.1 第一次交易起动前的强制性延迟40

第6章 主设备与目标延迟40

6.3 2.1版前的设备可能是“坏孩子”41

6.4.2 在最后数据传送之后的时钟周期使IRDY*失效42

6.4.1 主设备必须在8个时钟周期内传送数据42

6.4 防止主设备独占总线42

6.4.3 延迟定时器防止主设备独占总线43

6.5.2 目标必须迅速传送数据45

6.5.1 概述45

6.5 防止目标独占总线45

6.5.3 在初始化时间的目标延迟47

6.5.4 延迟的交易48

6.6.1 概述52

6.6 报告改进了存储器写性能52

6.7 存储器写最大完成限制53

6.6.4 崩溃是禁止的53

6.6.2 组合53

6.6.3 字节合并53

6.8 交易顺序和死锁54

7.1 简介55

第7章 命令55

7.2.2 背景56

7.2.1 简介56

7.2 中断确认命令56

7.2.3 Host／PCI桥中断确认的处理57

7.2.4 PCI中断确认交易58

7.3.1 概述59

7.3 专用周期命令59

7.2.5 PowerPCPReP中断请求的处理59

7.3.3 专用周期交易61

7.3.2 在软件控制下的专用周期生成61

7.5.2 Cache行容量寄存器与批量命令63

7.5.1 目标支持批量命令是可选的63

7.4 IO读和写命令63

7.5 访问存储器63

7.5.3 批量命令是可选的性能提升工具64

7.5.5 写存储器65

7.5.4 桥必须丢弃主设备役使用的预提65

7.6 配置读和写命令67

7.5.6 关于存储器传送的更多信息67

7.8 保留的总线命令68

7.7 双地址周期68

8.3 单数据段读交易举例69

8.2 奇偶校验69

第8章 读传送69

8.1 关于读和写的一些基本规则69

8.4 突发读交易举例71

8.5.3 没有有效字节使能的数据段73

8.5.2 在每个数据段中字节使能可以改变73

8.5 在读或写期间字节使能的处理73

8.5.1 在进入数据段时出现的字节使能73

8.5.6 可以忽略字节使能的情况74

8.5.5 字节使能采样的规则74

8.5.4 具有有限字节使能支持的目标74

8.6 读交易时的性能75

9.1 单数据段写交易举例76

第9章 写传送76

9.2 突发写交易举例77

9.3 写交易时的性能80

10.1.2 在存储器突发时的寻址顺序81

10.1.1 起始地址81

第10章 存储器和IO寻址81

10.1 存储器寻址81

10.2.4 由具有8位或16位端口的设备译码83

10.2.3 由具有完整IO双字的设备译码83

10.2 PCIIO寻址83

10.2.1 不要合并处理器IO写83

10.2.2 概述83

10.2.5 未受支持的字节使能组合导致目标失败84

10.2.8 当IO目标不支持多数据段交易85

10.2.7 IO地址管理85

10.2.6 空的第一个数据段是合法的85

10.2.9 原有的IO译码86

11.1.1 实现快速背靠背能力的决定87

11.1 快速背靠背交易87

第11章 快速背靠背和步进87

11.1.2 情况1：主设备保证没有冲突88

11.1.3 情况2：目标保证没有冲突91

11.2 地址／数据步进92

11.2.5 设计者可以步进地址、数据、PAR（和PAR64）与IDSEL93

11.2.4 设备如何表示使用步进的能力93

11.2.1 优点：减少的电流泄漏和交叉干扰93

11.2.2 为什么目标在步进过程中不能锁存地址93

11.2.3 数据步进93

11.2.8 在步进过程中的预占94

11.2.7 步进的缺点94

11.2.6 连续的和离散的步进94

11.2.11 当不能使用步进时95

11.2.10 步过举例95

11.2.9 损坏的主设备95

11.2.12 谁必须支持步进？96

12.2.1 预占的主设备97

12.2 主设备起动的终止97

第12章 早期交易结束97

12.1 简介97

12.2.2 主设备失败：目标不能声明交易99

12.3.1 STOP*信号将目标置于驱动者的地位102

12.3 目标起动的终止102

12.3.3 连接断开103

12.3.2 在交接周期不允许STOP103

12.3.4 重试107

12.3.5 目标失败111

12.3.6 在重试／连接断开后尽快重复请求112

12.4目标起动的终止小结113

13.2 PCI奇偶校验简介114

13.1 状态位名称改变114

第13章 错误检测与处理114

13.4.1 数据奇偶校验的产生并在读交易检查115

13.4 数据奇偶校验115

13.3 PERR*信号115

13.4.2 数据奇偶校验的产生并在写交易检查118

13.4.3 数据奇偶校验报告120

13.4.5 特殊情况：在专用周期的数据奇偶校验错122

13.4.4 从数据奇偶校验错恢复122

13.5SERR*信号123

13.4.6 没有PERR*要求的设备123

13.5.1 地址段奇偶校验124

13.5.2 系统错125

14.2 使用引脚与使用MSI能力127

14.1 向处理器发送中断的三种方法127

第14章 申断127

14.3 单功能PCI设备128

14.5 INTX*引脚到系统板电路的连接129

14.4 多功能PCI设备129

14.6.1 概述130

14.6 中断路由130

14.6.2 在PCI规范中推荐的路由131

14.6.5 中断路由信息133

14.6.4 专门设计的芯片组具有可编程中断路由设备133

14.6.3 BIOS“知道”中断电路布局133

14.7.1 概述134

14.7 中断路由表134

14.10.1 概述137

14.10 中断链137

14.7.2 寻找中断路由表137

14.8 PCI中断是共享的137

14.9 “挂起”中断137

14.10.5 步骤4：执行扩展总线ROM扫描138

14.10.4 步骤3：“挂起”嵌入式设备BIOS例程的入口138

14.10.2 步骤1：初始化中断的全部人口到虚设的处理程序138

14.10.3 步骤2：初始化嵌入式设备的全部入口138

14.10.6 步骤5：执行PCI设备扫描139

14.12.1 情况举例140

14.12 服务共享中断140

14.10.7 步骤6：装载操作系统140

14.10.8 步骤7：操作系统装载和调用驱动程序的初始化代码140

14.11 为每个中断级建立联系列表140

14.12.3 处理器被中断并请求向量141

14.12.2 两个设备同时产生请求141

14.12.6 跳到虚设的处理程序：控制返回被中断的程序143

14.12.5 跳到联系列表中的下一个驱动程序143

14.12.4 执行第一个处理程序143

14.13 隐式的优先级方案144

14.15.3 MSI配置的基础145

14.15.2 MSI中断的优点145

14.14 中断与PCI-PCI桥145

14.15 消息信号中断（MSI）145

14.15.1 简介145

14.15.4 产生MSI中断请求的基础146

14.15.6 当中断处理程序处理时存储器已经同步147

14.15.5 桥如何处理存储器写147

14.15.9 MSI是一种新的能力类型148

14.15.8 MSI不是共享的148

14.15.7 中断延迟148

14.15.10 MSI能力寄存器组的描述149

14.15.12 一些规定、建议151

14.15.11 消息写操作能够具有损坏的结尾151

15.2 64位扩展信号152

15.1 64位数据传送与64位寻址：独立的能力152

第15章 64位PCI扩展152

15.4 在未使用时，上拉防止64位扩展的漂移153

15.3 在32位插入式连接器上的64位卡153

15.4.2 64位插卡如何确定所安装插槽的类型154

15.4.1 问题：32位的PCI连接器上的64位传送154

15.5 64位数据传送能力155

15.5.3 64位主设备与64位目标156

15.5.2 起始地址四字排列156

15.5.1 只有存储器命令可以使用64位传送156

15.5.4 64位主设备与32位目标159

15.5.5 空数据段举例161

15.5.6 32位主设备与64位目标162

15.5.7 执行一个64位传送163

15.6.3 64位寻址协议166

15.6.2 简介166

15.664位寻址166

15.6.1 寻址4GB以上的存储器166

15.6.4 对负向译码时序的影响170

15.7.1 地址段奇偶校验171

15.7 64位奇偶校验171

15.6.5 对主设备失败时序的影响171

15.6.6 地址步进171

15.6.7 在单数据段交易中的FRAME*时序171

15.7.2 数据段奇偶校验172

16.3.1 66MHZ能力状态位173

16.3 器件如何表示对66MHz的支持173

第16章 66MHzPCI的实现173

16.1 简介173

16.2 66MHz使用3.3V信号环境173

16.3.2 M66EN信号174

16.7 66MHZ器件如何确定总线速率175

16.6 停下时钟和改变时钟频率175

16.3.3 时钟发生器如何设定其频率175

16.4 时钟必须是66MHZ吗？175

16.5 时钟信号源与路由175

16.9 可获得的最大流通量176

16.8 具有独立总线的系统主板176

16.10 电气特性177

16.14 插入式连接器的数目178

16.13 增加更多的负载与／或加长总线178

16.11 延迟规定178

16.12 66MHZ器件推荐的引脚排列178

17.1 简介179

第17章 配置地址空间简介179

17.3 三种地址空间：I／O、存储器与配置180

17.2 PCI设备与PCI功能180

17.4 主桥不需要实现配置空间181

17.5 具有一个PCI总线的系统182

18.2.1 简介183

18.2 总线结构183

第18章 配置交易183

18.1 谁执行配置？183

18.3 在RST*后必须在225时钟之内对配置访问作出反应185

18.2.3 情况2：目标总线是PCI总线0的下线185

18.2.2 情况1：目标总线是PCI总线0185

18.5.1 背景186

18.5 配置机构*1（唯一的机构！）186

18.4 配置机构简介186

18.5.2 配置机构*1描述187

18.5.3 专用周期的软件产生190

18.6.1 基本配置机构*2191

18.6 配置机构*2（向下兼容）191

18.6.2 配置空间使能CSE寄存器192

18.8.1 地址段193

18.8 类型0配置交易193

18.6.3 前向寄存器193

18.6.4 对主总线上同级桥的支持193

18.6.5 专用周期的产生193

18.7 PowerPCPReP配置机构193

18.8.2 IDSEL的实现195

18.8.3 进入数据段，译码开始197

18.8.4 类型0配置交易举例198

18.9.1 描述199

18.9 类型1配置交易199

18.9.2 专用周期请求201

18.12 不允许64位配置交易202

18.11 允许配置突发交易202

18.10 目标设备不存在202

19.1 配置首部区简介203

第19章 配置寄存器203

19.2.2 用于识别设备驱动程序的寄存器204

19.2.1 简介204

19.2 强制性的首部寄存器204

19.2.3 命令寄存器212

19.2.4 状态寄存器214

19.2.5 首部类型寄存器216

19.3.3 延迟定时器：“时间片”寄存器217

19.3.2 Cache行容量寄存器217

19.3 其他首都寄存器217

19.3.1 简介217

19.3.5 基地址寄存器（BAR）218

19.3.4 BIST寄存器218

19.3.6 扩展ROM基地址寄存器223

19.3.10 Min_Gnt寄存器：时间片请求224

19.3.9 中断线寄存器224

19.3.7 CardBusCIS指针224

19.3.8 中断引脚寄存器224

19.4.3 新能力列表看上去像什么225

19.4.2 发现存在的新能力225

19.3.11 Max_Lat寄存器：优先级请求225

19.4 新能力225

19.4.1 配置首部空间不够大225

19.4.4 AGP能力227

19.4.5 关键产品数据（VPD）能力229

19.5 用户定义特征（UDF）235

20.2 ROM检测237

20.1 ROM的用途——用于引导过程的设备237

第20章 扩展ROM237

20.4.1 多代码239

20.4 ROM内容239

20.3 ROM映射要求239

20.4.2 一种代码的格式241

20.5 初始化代码的执行244

20.6.1 简介245

20.6 开放固件简介245

20.6.2 通用设备驱动程序格式246

20.6.3 将资源列表传送到即插即用OS247

20.7.3 数据结构248

20.7.2 规范2.1版中VPD的实现248

20.7 关键产品数据（VPD）248

20.7.1 在2.2版中从ROM移入配置空间248

21.1.1 32与64位连接器251

21.1 插入式连接器251

第21章 插入卡与连接器251

21.1.2 3.3V与5V连接器257

21.1.3 通用卡257

21.1.4 共享槽258

21.3.2 长短格式卡259

21.3.1 3.3V、5V和通用卡259

21.1.5 Riser卡259

21.1.6 在插入式连接器上的侦测结果259

21.2 PME*和3.3Vaux259

21.3 插入卡259

21.3.6 插入卡的电源要求260

21.3.5 保持边界扫描链的完整260

21.3.3 小PCI（SPCI）260

21.3.4 器件层260

21.3.7 插入卡的最大电路长度261

21.3.8 每个共享信号一个负载262

22.2 解决方案263

22.1 问题263

第22章 热插拔PCI263

22.4.1 概述264

22.4 软件元素264

22.3 不改变适配器卡264

22.5.1 概述265

22.5 硬件元素265

22.4.2 系统起动265

22.5.2 提醒指示灯与可选的槽状态指示灯266

22.6.1 开关状态267

22.6 卡的拔插过程267

22.5.3 选项——电源坏检测器267

22.5.4 选项——追踪系统电源使用情况267

22.6.3 基本的卡插入过程268

22.6.2 基本的卡拔出过程268

22.7.2 暂停一个驱动程序（可选）269

22.7.1 概述269

22.7 静止卡与驱动程序269

22.9 设备ROM的处理270

22.8 驱动程序第一次访问卡270

22.7.3 必须正确处理共享中断270

22.7.4 静止控制多个设备的驱动270

22.7.5 静止一个坏的卡270

22.12.2 逻辑槽ID271

22.12.1 物理槽ID271

22.10 谁来配置卡？271

22.11 存储器与／或IO空间的有效利用271

22.12 槽识别271

22.13 插卡组272

22.12.4 转换槽ID272

22.12.3 PCI总线编号，设备编号272

22.14 原始请求273

22.16 关于66MHZ的说明274

22.15 关于PCIRST*的说明274

22.17.2 卡连接到具有独立电源的设备275

22.17.1 槽电源要求275

22.17 关于电源的说明275

23.3.1 PCPM基础276

23.3 电源管理入门276

第23章 电源管理276

23.1 在本章中电源管理简称为“PM”276

23.2 PCI总线PM接口规范——但首先276

23.3.2 当前的起始设计方案定义了总体电源管理278

23.3.3 PCI电源管理与ACPI282

23.4 PCI总线PM接口规范286

23.4.3 发现功能的PM能力287

23.4.2 设备对PCIPM的支持（可选）287

23.4.1 原有的PCI设备——无标准PM方法287

23.4.4 电源管理——PCI总线与PCI功能288

23.4.6 功能PM状态291

23.4.5 总线PM状态转换291

23.4.7 PM寄存器详细描述297

23.4.8 PM事件的详细描述304

23.6 BIOS／POST在起动时的责任310

23.5.3 取得电源状态功能调用310

23.5 OS电源管理功能调用310

23.5.1 取得能力功能调用310

23.5.2 设置电源状态功能调用310

24.2 术语312

24.1 可大可小的总线结构312

第24章 PCI－PCI桥312

24.3.1 例一313

24.3 系统举例313

24.4 PCI－PCI桥：交通指挥315

24.3.2 例二315

24.5 延迟规则318

24.6.2 首部类型寄存器319

24.6.1 概述319

24.6 配置寄存器319

24.6.3 关于设备ID的寄存器320

24.6.4 总线编号寄存器321

24.6.5 命令寄存器322

24.6.7 底板／槽编号寄存器简介326

24.6.6 状态寄存器326

24.6.8 地址译码相关寄存器328

24.6.11 BIST寄存器341

24.6.10 延迟定时寄存器341

24.6.9 Cache行容量寄存器341

24.7.2 总线编号分配342

24.7.1 简介342

24.6.12 中断相关的寄存器342

24.7 配置过程342

24.7.3 底板与糟编号分配343

24.7.4 地址空间分配349

24.7.6 显示配置351

24.7.5 IRQ分配351

24.8.1 简介356

24.8 配置与专用周期过滤356

24.8.3 类型1配置交易357

24.8.2 专用周期交易357

24.8.4 类型0配置访问358

24.11 复位359

24.10 具有负向译码特征的PCI－PCI桥359

24.9 中断确认处理359

24.13.1 使用中断跟踪的设备360

24.13 中断支持360

24.12 仲裁360

24.14 缓冲区管理361

24.13.2 使用MSI的设备361

24.14.3 多数据段专用周期请求362

24.14.2 关于报告写缓冲区用法的规则362

24.14.1 存储器写与使失效命令的处理362

24.15.2 处理地址段奇偶校验错363

24.15.1 概述363

24.15 错误检测与处理363

24.15.3 读数据段奇偶校验错364

24.15.4 写数据段奇偶校验错365

24.15.5 处理主设备失败370

24.15.6 处理目标失败371

24.15.7 放弃定时器时间溢出372

24.15.8 在第二总线上处理SERR374

25.2.1 简单设备的顺序规则375

25.2 简单设备：顺序规则与死锁375

第25章 交易顺序与死锁375

25.1 简单设备与桥的定义375

25.1.1 简单设备375

25.1.2 桥375

25.2.2 与简单设备有关的死锁376

25.3.2 桥管理双向交通流量377

25.3.1 简介377

25.3 桥：顺序规则与死锁377

25.3.3 生产者／消费者模型378

25.3.4 一般顺序要求380

25.3.5 延迟的交易顺序要求381

25.3.6 桥顺序规则382

25.3.7 锁定延迟的交易与报告写387

26.2.1 概述389

26.2 支持的OS环境389

第26章 PCIBIOS389

26.1 PCIBIOS的用途389

26.2.3 286保护模式（16：16）390

26.2.2 实模式390

26.2.5 今天的OS使用平模式（0：32）391

26.2.4 386保护模式（32：32）391

26.4 确定32位BIOS支持的服务392

26.3 确定系统是否实现32位BIOS392

26.6 调用PCIBIOS393

26.5 确定32位BIOS是否支持PCIBIOS服务393

26.7 PCIBIOS存在调用394

27.2.2 EISA主设备起动的以主存储器为目标的锁定的交易系列395

27.2.1 概述395

第27章 锁定395

27.12.2 规范重新定义锁定的用法395

27.2 要求锁定的情况395

27.2.4 可能的死销情况396

27.2.3 处理器起动以EISA存储器为目标的锁定的交易系列396

27.3.1 LOCK*信号397

27.3 PCI解决方案：总线与资源锁定397

27.3.3 资源锁定：推荐的解决方案398

27.3.2 总线锁定：允许但不推荐398

27.6.1 主设备实现规则403

27.6 锁定规则小结403

27.4 64位寻址时LOCK*的使用403

27.5 锁定与延迟的交易403

27.6.2 目标实现规则404

28.3 基本PCI／CompactPCI比较405

28.2 CompactPCI卡与PCI兼容405

第28章 CompactPCI与PMC405

28.1 什么是CompactPCI405

28.4.1 标准PCI环境406

28.4 基本定义406

28.4.2 无源底板407

28.4.4 前和后面板IO简介409

28.4.3 连接器基础409

28.4.5 CompactPCI卡简介410

28.4.6 系统卡411

28.5.1 连接器412

28.5 设计规则412

28.4.7 周边卡412

28.5.2 系统与周边卡设计规则417

28.5.3 前面板和前面板IO连接器422

28.5.4 底板设计规则423

28.5.5 后面板IO转换板435

28.6.2 电气插入与拔出的不同阶段437

28.6.1 在CompactPCI2.1规范中添加ENUM*信号437

28.6 热切换能力437

28.6.4 三种层次的实现438

28.6.3 要求独立的时钟线438

28.8.3 堆积高度与卡的厚度439

28.8.2 规范439

28.7 关于连接器编码键的电信应用问题439

28.8 PCI背卡（PMC）439

28.8.1 小尺寸可附加在CompactPCI卡上439

28.8.7 PMC后面板IO映射到3U后面板IO440

28.8.6 PMC连接器440

28.8.4 PMC卡的连接器部分440

28.8.5 前面板企口440

28.8.8 PMC后面板IO映射到6U后面板IO441

附录——术语表443