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第1章 数制和码制1

1.1 进位计数制1

1.2 常用进位制之间的转换3

1.2.1 其他进制向十进制的转换3

1.2.2 十进制向其他进制的转换3

1.2.3 二进制与八进制之间的转换5

1.2.4 二进制与十六进制之间的转换5

1.3 带符号二进制数的代码表示6

1.3.1 真值与机器数6

1.3.2 原码7

1.3.3 反码8

1.3.4 补码10

1.3.5 模和同余的概念12

1.3.6 真值、原码、反码、补码之间的关系13

1.4 编码15

1.4.1 自然二进制代码15

1.4.2 十进制数字符号的常用代码16

1.4.3 可靠性代码18

1.4.4 字符代码21

本章小结22

思考题22

习题23

第2章 逻辑代数基础25

2.1 逻辑代数中的基本概念25

2.2 逻辑代数的基本运算29

2.2.1 与运算29

2.2.2 或运算30

2.2.3 非运算31

2.3 逻辑代数的基本公理、定理及规则32

2.3.1 逻辑代数的基本公理32

2.3.2 逻辑代数的基本定理33

2.3.3 逻辑代数的三个基本规则34

2.4 逻辑函数的性质37

2.4.1 复合逻辑37

2.4.2 逻辑函数的基本表达式42

2.4.3 逻辑函数的标准表达式42

2.5 逻辑函数的化简48

2.5.1 逻辑函数的代数化简法49

2.5.2 逻辑函数的卡诺图化简法51

2.5.3 具有无关项的逻辑函数及其化简62

2.5.4 具有多个输出的逻辑函数的化简64

2.5.5 输入无反变量的逻辑函数的化简66

2.5.6 几种典型逻辑函数的卡诺图表示68

本章小结70

思考题71

习题71

第3章 硬件描述语言基础75

3.1 概述75

3.2 Verilog HDL模块的概念和结构76

3.3 Verilog HDL基础知识81

3.3.1 数字常量81

3.3.2 标志符82

3.3.3 关键字82

3.4 Verilog HDL的数据类型83

3.4.1 连线型数据83

3.4.2 寄存器型数据84

3.5 Verilog HDL的运算符85

3.5.1 算术运算符85

3.5.2 逻辑运算符86

3.5.3 位运算符86

3.5.4 关系运算符87

3.5.5 等式运算符87

3.5.6 归约运算符88

3.5.7 移位运算符88

3.5.8 条件运算符88

3.5.9 拼接运算符89

3.5.10 运算符的优先级89

3.6 Verilog HDL模块的门级描述方式90

3.6.1 结构描述的概念90

3.6.2 Verilog HDL内置门级元件90

3.6.3 Verilog HDL内置基本门元件的调用91

3.6.4 Verilog HDL门级描述模型92

3.7 Verilog HDL模块的数据流描述方式94

3.7.1 数据流描述的概念94

3.7.2 Verilog HDL的数据流描述模型94

3.7.3 Verilog HDL的数据流描述设计举例95

3.8 Verilog HDL模块的行为描述方式96

3.8.1 行为描述的概念96

3.8.2 Verilog HDL的行为描述模型96

3.8.3 Verilog HDL行为语句——过程赋值语句99

3.8.4 Verilog HDL行为语句——if…else条件语句102

3.8.5 Verilog HDL行为语句——case分支控制语句103

3.8.6 Verilog HDL行为语句——for循环语句105

本章小结106

思考题107

习题107

第4章 组合电路的逻辑分析与设计109

4.1 概述109

4.1.1 逻辑门符号标准110

4.1.2 逻辑门的等效符号111

4.1.3 信号名及有效电平112

4.1.4 引端的有效电平112

4.1.5 引端有效电平的变换（混合逻辑变换）113

4.2 组合电路的逻辑分析116

4.3 组合电路的设计120

4.4 编码器127

4.4.1 普通编码器127

4.4.2 优先权编码器129

4.5 译码器132

4.5.1 二进制译码器132

4.5.2 BCD译码器137

4.5.3 BCD-七段数字显示译码器138

4.6 数据分配器141

4.7 数据选择器144

4.8 三态缓冲器152

4.9 数值比较电路155

4.10 加法器157

4.10.1 串行进位加法器157

4.10.2 超前进位加法器158

4.11 奇偶校验电路163

4.12 组合电路中的竞争与险象166

4.12.1 竞争与险象166

4.12.2 险象的分类167

4.12.3 逻辑险象的判断169

4.12.4 逻辑险象的消除170

本章小结171

思考题172

习题173

第5章 锁存器与触发器178

5.1 概述178

5.2 基本RS锁存器179

5.3 带使能端的RS锁存器180

5.4 D锁存器182

5.5 JK锁存器183

5.6 主从JK触发器185

5.7 负边沿JK触发器186

5.8 正边沿D触发器188

5.9 T触发器和T′触发器189

5.10 不同类型触发器之间的转换190

5.11 触发器的Verilog HDL模型191

本章小结193

思考题193

习题194

第6章 同步时序电路的分析196

6.1 概述196

6.1.1 时序电路的基本结构197

6.1.2 时序电路的分类198

6.1.3 时序电路的描述方法198

6.2 同步时序电路的分析方法与步骤200

6.3 同步时序电路分析举例201

6.4 同步时序电路中的“挂起”现象209

本章小结210

思考题211

习题211

第7章 典型同步时序电路的设计与应用214

7.1 概述214

7.2 计数器214

7.2.1 二进制同步计数器的设计与描述215

7.2.2 多种编码十进制计数器的Verilog HDL模型221

7.2.3 基于MSI计数器74LS163的电路分析与应用223

7.2.4 其他类型的MSI计数器简介231

7.2.5 任意模数加1计数器的Verilog HDL模型231

7.3 寄存器233

7.4 移位寄存器235

7.4.1 串行输入—串行输出结构的移位寄存器235

7.4.2 串行输入—并行输出结构的移位寄存器236

7.4.3 并行输入—串行输出结构的移位寄存器237

7.4.4 多功能移位寄存器74LS194238

7.5 移位寄存器型计数器241

7.5.1 环形计数器241

7.5.2 扭环形计数器244

7.5.3 最大长度移位型计数器247

7.6 节拍分配器247

7.6.1 移位型节拍（脉冲）分配器248

7.6.2 计数型节拍（脉冲）分配器248

7.7 序列信号发生器251

本章小结251

思考题252

习题253

第8章 一般同步时序电路的设计256

8.1 原始状态图（表）的建立256

8.2 状态化简260

8.3 状态分配265

8.4 一般同步时序电路设计举例267

本章小结273

思考题273

习题274

参考文献277