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第1章 概述1

1.1 雷达信号处理概述1

1.1.1 雷达信号处理的发展1

1.1.2 雷达信号处理的特点2

1.2 数字信号处理器4

1.2.1 数字信号处理器概述4

1.2.2 数字信号处理器的发展11

1.2.3 “魂芯一号”高速数字信号处理器概述13

第2章 处理器体系架构20

2.1 体系架构20

2.2 eC104内核结构23

2.2.1 运算单元执行宏（Macro）23

2.2.2 运算部件26

2.2.3 程序控制器39

2.3 总线44

2.4 内部存储器45

2.5 外设46

第3章 存储器与寄存器49

3.1 地址空间49

3.2 存储器51

3.2.1 存储器的组织结构51

3.2.2 存储器数据总线操作52

3.2.3 存储器与其他部件的数据交换54

3.3 地址发生运算器部件54

3.4 寻址方式56

3.5 地址冲突与地址非法61

3.5.1 地址冲突61

3.5.2 地址非法62

3.6 总线仲裁62

3.7 寄存器63

3.7.1 全局控制寄存器GCSR63

3.7.2 内核执行单元控制与标志寄存器64

3.7.3 DMA控制寄存器72

3.7.4 中断控制寄存器85

3.7.5 定时器控制寄存器88

3.7.6 通用I/O控制寄存器89

3.7.7 并口配置寄存器91

3.7.8 UART控制寄存器92

3.7.9 DDR2控制器的配置寄存器94

3.7.10 数据存储器读写冲突标志寄存器111

第4章 处理器指令体系113

4.1 指令结构与特点113

4.1.1 指令基本语法规制114

4.1.2 指令语法约定115

4.1.3 指令速查117

4.2 ALU指令129

4.3 MUL指令164

4.4 SPU指令174

4.5 SHF指令178

4.6 数据传输指令185

4.7 双字指令193

4.8 非运算类指令209

4.9 编程资源约束213

4.9.1 编程资源213

4.9.2 并行指令的约束规则214

4.9.3 数据相关215

第5章 处理器I/O资源及外设217

5.1 中断及异常217

5.1.1 中断类型217

5.1.2 中断控制寄存器220

5.1.3 中断响应过程222

5.1.4 异常现象224

5.2 DMA控制器225

5.2.1 DMA控制器基本结构225

5.2.2 DMA总线仲裁227

5.3 链路口228

5.3.1 链路通信接口229

5.3.2 链路口DMA控制寄存器235

5.3.3 链路口配置例程238

5.4 并口241

5.4.1 并口接口信号241

5.4.2 并口地址线位宽说明244

5.4.3 并口控制寄存器246

5.4.4 并口配置例程248

5.5 UART控制器251

5.5.1 UART接口信号251

5.5.2 波特率252

5.5.3 UART收发实现252

5.5.4 UART状态与异常处理253

5.5.5 UART配置例程254

5.6 GPIO口256

5.6.1 GPIO功能说明256

5.6.2 GPIO口配置例程257

5.7 定时器257

5.7.1 定时器控制寄存器257

5.7.2 定时器复位与计数257

5.7.3 定时器脉冲产生258

5.7.4 定时器说明259

5.7.5 定时器配置例程260

5.8 DDR2接口261

5.8.1 DDR2接口信号262

5.8.2 DDR2控制器262

5.8.3 PHY接口266

5.8.4 DDR2配置举例270

第6章 处理器开发工具277

6.1 “魂芯一号”应用开发流程277

6.2 “魂芯一号”在线调试系统278

6.2.1 “魂芯一号”的功能模式279

6.2.2 “魂芯一号”的在线调试资源280

6.3 “魂芯一号”的集成开发环境280

6.3.1 工程管理和编辑器280

6.3.2 调试器281

6.3.3 统计分析功能281

6.3.4 支持混合编程和调试282

6.3.5 丰富的帮助文档282

6.4 编译器282

6.4.1 编译器命令行参数283

6.4.2 运行环境与模型286

6.4.3 编码器对ISO C90标准的扩展295

6.5 宏预处理器303

6.5.1 宏预处理器的命令行形式303

6.5.2 标识符304

6.5.3 表达式304

6.5.4 宏命令305

6.6 规则检查器307

6.6.1 规则检查器的命令行形式307

6.6.2 错误和警告提示信息格式308

6.6.3 错误信息列表309

6.6.4 警告信息列表313

6.7 汇编器314

6.7.1 汇编器命令行形式315

6.7.2 汇编文件格式316

6.7.3 标识符（symbol）316

6.7.4 表达式317

6.7.5 汇编伪指令317

6.8 链接器325

6.8.1 链接器命令行形式326

6.8.2 链接器命令文件的编写327

6.9 反汇编器329

6.10 库生成器330

第7章 基于处理器的硬件设计332

7.1 硬件设计概述332

7.2 DSP系统的基础设计332

7.2.1 电源电路设计332

7.2.2 复位电路设计335

7.2.3 时钟设计335

7.3 DSP外设引脚及布局布线指导337

7.3.1 并口引脚337

7.3.2 Link端口引脚338

7.3.3 LVDS的PCB布线指导339

7.3.4 DDR2端口的PCB设计342

7.4 多处理器耦合351

7.4.1 通过链路口进行多处理器耦合351

7.4.2 通过并口进行多处理器耦合352

7.4.3 通过飞越传输方式进行多处理器耦合352

7.4.4 通过UART进行多处理器耦合353

7.4.5 通过GPIO进行多处理器耦合353

7.5 调试系统设计354

7.6 引导系统设计355

7.6.1 FLASH编程355

7.6.2 主片引导356

7.6.3 从片引导357

7.7 硬件设计实例358

7.7.1 整体架构图358

7.7.2 电源358

7.7.3 程序加载359

7.7.4 DSP设置360

第8章 信号处理应用程序设计361

8.1 FFT的DSP实现361

8.1.1 FFT的基本原理361

8.1.2 FFT设计方法362

8.1.3 FFT的DSP实现366

8.1.4 FFT应用举例370

8.2 FIR的DSP实现376

8.2.1 FIR滤波器的基本结构376

8.2.2 FIR滤波器设计方法378

8.2.3 FIR滤波器的DSP实现380

8.2.4 FIR滤波器应用举例382

8.3 脉冲压缩DSP实现387

8.3.1 脉冲压缩的基本原理387

8.3.2 脉冲压缩设计方法388

8.3.3 脉冲压缩DSP实现390

8.4 向量运算的库函数391

8.5 矩阵运算的库函数392

8.6 常用的窗函数401

8.7 信号产生的库函数403

8.8 雷达信号处理的库函数407

8.8.1 抽取比可变的低通滤波器407

8.8.2 脉冲相关处理408

8.8.3 动目标显示MTI408

8.8.4 自适应动目标显示AMTI409

8.8.5 多通道恒虚警检测（CFAR）409

8.8.6 统计数组中正数的个数410

8.8.7 DOA估计410

第9章 系统设计实例411

9.1 “魂芯一号”Demo板简介411

9.2 案例一：某阵列雷达实测数据处理412

9.2.1 数据处理流程412

9.2.2 “魂芯一号”Demo实验平台上处理过程实现413

9.3 案例二：雷达系统演示平台435

9.3.1 系统整体架构435

9.3.2 终端软件演示平台436

9.3.3 FPGA模拟产生目标回波信号437

9.3.4 DSP雷达信号处理程序设计438

9.3.5 系统联调结果447

附录A “魂芯一号”指令集资源约束表451

附录B 32位浮点FFT汇编源程序472

参考文献488

主要符号表489

缩略语492